verilog - D シーケンス 1101011 の FlipFlop シーケンス ジェネレーターが結果を生成しない

Question

module で DFlipFlop のモジュールを作成し、モジュールでDFF4 つのモジュールをインスタンス化しましたseqgen。結果を出すことができません。どこが間違っているのか教えてください。

module DFF(input d, input rstn, input clk, output reg q);

    always @(posedge clk or negedge rstn)
        if(!rstn)
            q <= 0;
        else
            q <= d;
endmodule

module seqgen();
    wire q1=1'b1,q2=1'b1,q3=1'b1,q4=1'b0;
    wire da=1'b1;
    reg clk = 1'b0,rstn  = 1;
    always #10 clk = ~clk;
    assign da = ~q1|~q2|~q4;
    DFF dffa(da,rstn,clk,q1);
    DFF dffb(q1,rstn,clk,q2);
    DFF dffc(q2,rstn,clk,q3);
    DFF dffd(q3,rstn,clk,q4);
endmodule