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Verilog ベースの RTL コードを検証するタスクが割り当てられています。現在、verilog を使用して RTL テストベンチをコーディングするのは非常に難しいようです (私にとっては)。そこで、次のいずれかを試してみたいと思います。- RTL への PLI インターフェイスを提供してみて、それによってテスト用の 'C 関数を呼び出す - 'C 関数とのインターフェイスにシステム 'C を使用する

PS: ビヘイビア モデルのテストに使用された広範な 'C コードが既にあります。ハードウェア プログラミングの世界は初めてです。任意のポインタをいただければ幸いです。

現在、いくつかのRTLをテストしており、ncverilogを使用していますが、非常に遅いです。ある種のFPGAボードを使用すると、処理が速くなると聞いています。本当ですか？

QuartusのRTLビューアに表示される変数はどのようになっていますか。RTLビューアを開くと、変数のレジスタが表示されません。

例えば：

RTLビューアがRTLビューアにop_codeを表示しない理由はありますか？VHDLを使用しています。

編集：

Verilog でビットフィールドをパラメータ化することは可能ですか? 基本的に、パラメーターまたは代替を使用してビット範囲を定義したいと考えています。これを行う唯一の方法は、以下に示すように `define を使用することですが、もっと良い方法があるはずです。

処理のために列ごとに選択する必要があるレコードの 2D 配列があります。次のように、列レコードを列配列にマーシャリングしています。

基本的に、配列の追加操作です。

このような配列がいくつかあります。これは for-generate ループで行うことができますか?

これは、配列の追加操作のように見えます。これどうやってやるの ？

補遺: 2D 配列の各レコードは次のようになります。

したがって、行と列の配置で次のようなインターフェイスを使用します。

レコード信号を列ごとに分割する必要があります (マルチプレクサを使用)。したがって、(00、10、20、30) は MUX の出力でアクセスされます。

viをエディターとして使用してVerilogでモジュールを作成しましたが、テストしたいと思います。ボードがない場合のオプションは何ですか？モジュール入力を与えるにはどうすればよいですか？結果はどこで確認できますか？ちなみに私はVCSにアクセスできます。

ありがとうございました。

「RTLシミュレーションはデルタサイクルシミュレーションよりも高速ですが、すべての状況で使用できるわけではありません」について詳しく教えてください。何のデルタサイクルシミュレーションかわかりません

システム Verilog で乱数ジェネレーターの現在の状態または現在のシードを取得するにはどうすればよいですか??

Verilog でいくつかの乗算ユニットを合成していますが、乗算時にブース エンコーディングを使用して独自の CSA を実装した場合、または単に * 記号を使用して合成ツールに取り込ませた場合に、面積/消費電力の節約に関して一般的により良い結果が得られるかどうか疑問に思っていました。あなたのために問題の世話をしますか？

ありがとうございました！