1

を介して別のモジュールにリンクされた可変数のモジュールがありsignal bus : std_logic_vector(NUM-1 downto 0)、各コンポーネントは8ビットを使用しているため、次のようになります。

bus(7 downto 0) = first module
bus(15 downto 8) = second module

インスタンスの作成とポート マッピングの実行については、

INST: for i in 0 to NUM-1 generate
         Inst_module port map ( bus => bus(i*8+7 downto i*8) );
       end generate INST;

私の質問: FSM を介して各モジュールとやり取りできるようにしたいので (他のことも行う必要があるため)、それぞれを書き出すのではなく、次のコードを「生成」できるようにしたいと考えています。手動で状態 (signal empty : std_logic_vector(NUM-1 downto 0)各モジュールのステータス フラグはどこにありますか)

 type state_type is (st0_idle, st1_work0, st1_work1 --,etc.)
 signal state : state_type;
 begin
 process(empty)
   begin
     if RESET = '1' then
        --reset FSM
        state <= st0_idle;
     else
       if CLK'event and CLK='1' then
         case state is
           when st0_idle =>
             if empty(0) = '0' then
               state <= st1_work0;
             elsif empty(1) = '1' then
               state <= st1_work1;
             --etc.
             end if;             
           when st1_work0 =>
             bus(7 downto 0) <= SOMETHING;
             state <= st0_idle;
           when st1_work1 =>
              bus(15 downto 8) <= SOMETHINGELSE;
              state <= st0_idle;
            --etc..
       end if;
     end if;
end process;

ご覧のとおり、繰り返しがたくさんあります。ただ、簡単にケースに入れられないfor-generateのでどうすればいいですか？

4

1 に答える 1

4

ステート マシンを使用するプロセスをより読みやすくする 1 つの良い方法は、共通コードをプロセス内で定義されたプロシージャにマージすることです。例えば：

process (empty) is

  procedure assign_something (
    index      : natural;
    something  : std_logic_vector(7 downto 0)
    next_state : state_type
  ) is
  begin
    bus(index*8+7 downto index*8) <= something;
    state <= next_state;
  end procedure;

begin
  wait until rising_edge(clk);
  case state is
    when st0_idle  => ...
    when st1_work0 => assign_something(0, something,      st0_idle);
    when st1_work1 => assign_something(1, something_else, st0_idle);
    -- ... etc ...
  end case;
  if reset = '1' then
    state <= st0_idle;
  end if;
end procedure;

うまくいけば、あなたはアイデアを得る。ステート マシン構造の規則性に応じて、各インデックスに対応する列挙された状態変数を、名前付き状態とともに追跡する単純なカウントまたはインデックス変数に置き換えることもできます。

それはすべてあなた次第ですが、どのような方法で実行するにしても、手順を使用して共通コードを可能な限り除外すると、おそらく VHDL の操作がはるかに簡単になります。

この変更を適用すると、コードは次のようになります。

architecture ...

type state_type is (st_idle, st_work);
signal state : state_type;
signal index : integer range 0 to NUM-1;

...
begin
...

process (empty) is

  procedure assign_something (
    index      : natural;
    something  : std_logic_vector(7 downto 0)
    next_state : state_type
  ) is
  begin
    bus(index*8+7 downto index*8) <= something;
    state <= next_state;
  end procedure;

begin
  wait until rising_edge(clk);
  case state is
    when st_idle  => 
      for i in 0 to NUM-1 loop
         if empty(i) = '1' then
           index := i;
           exit;
         end if;
      end loop;
    when st_work => assign_something(index, something, st_idle);
  end case;
  if reset = '1' then
    state <= st_idle;
  end if;
end procedure;

明らかに、これはあなたがやりたいことと正確に一致するように変更する必要があります... =)

于 2011-11-08T22:04:19.383 に答える