verilog - Verilog でのこの構文は何ですか?

Question

module exmaple(input a, b, input in[2:0], output d, e, output out[5:0])

私は Verilog を初めて使用し、input in[2:0]意味を理解しようとしていますか?

Answer 1

これは有効な Verilog (IEEE-1364) ではなく、SystemVerilog (IEEE-1800) です。SV では、ポートを多次元配列として宣言できるため、この場合inは単一ビット ワイヤの配列として宣言されます。

通常、ポートのベクターinput [2:0] inが必要な場合は、Verilog と SystemVerilog の両方で有効なベクターを使用します。integerただし、ポート タイプをorなどのベクトルにできない場合は、timeこのメソッドを使用する必要があります。