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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - 出力配列は配列レジスタの値を取りません
簡単なモジュールで 4 ビット配列レジスタを定義し、それを使用して 4 ビット配列出力に値を割り当てます。出力は、4 ビット配列として定義されている場合でも、1 ビット ワイヤのように機能します。
テストベンチを実行すると、次のようになります。 A = 5 の場合、出力は 1 になります。A = 4 の場合、出力は 0 になります。4 ビット配列として定義したにもかかわらず、出力は 1 ビットのように動作します。
.v ファイルとプログラム Active HDL 10.2 を使用しています。
vhdl - std.textio の関数 to_hstring が機能しない [VHDL]
スタック オーバーフローからいくつかのコードを実行しようとしました ( VHDL で整数を標準出力に 16 進数として書き込む方法は? )、 to_hstringが機能しないことが判明しました(標準ライブラリは VHDL の標準ですが)。Active-HDL 9.1 を使用しています (おそらく問題の原因は古いバージョンの Active-HDL にあります)。私は VHDL コーディングに慣れていないので、明らかな何かを見逃していたと思います。助けてくれてありがとう！
サンプルコードは次のとおりです。
コンパイラの出力:
vhdl - コードに次のエラーが表示されます。意味も修正方法もわかりません。
EDA PLayground で 32 ビット ALU の VHDL を書き込もうとしていますが、よくわからないエラー メッセージが表示され、修正方法がわかりません。誰か助けてください。どこに間違いがあるのか 理解できず、コードを修正するために何を変更すればよいかわかりません。
VHDL コードは次のとおりです。
テストベンチ コードは次のとおりです。
エラーメッセージは次のとおりです。