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このFPGA回路で使用されているアルゴリズムを理解するのに問題があります。冗長な数値形式と非冗長な数値形式を扱います。非冗長形式の数学的（正式な）定義を見たことがありますが、実際には理解できません。

アルゴリズムを説明するこのペーパーからの抜粋：

図3に、スケーラブルなMontgomery乗数のブロック図を示します。カーネルには、合計wpビットセルのpwビットPEが含まれています。Zは、桁上げ保存冗長形式で保存されます。PE1がZ ^（e-1）を終了する前にPEpがZ ^ 0を完了した場合、PE1が再び使用可能になるまで結果をキューに入れる必要があります。[5]の設計では、結果を冗長形式でキューに入れ、エントリごとに2wビットを必要とします。nが大きい場合、キューはかなりの領域を消費するため、図4に示すように、キュースペースの半分を節約するためにZを非冗長形式に変換することを提案します。最初のサイクルでは、 Zは0に初期化されます。キューイングが不要な場合、桁上げ保存加算器のレイテンシを回避するために、桁上げ保存冗長Z'は直接バイパスされます。非冗長Zの結果は、システムの出力でもあります。

そして図：

そして、これが「改善された」PEブロック図です。これは、「改善された」PEブロック図を示しています-「改善された」は、いくつかの無関係な側面と関係があります。

「改善されていない」FIFOの写真はありませんが、それは単なる通常のFIFOだと思います。私が理解していないのは、FIFOのCPAと3入力MUXが何らかの形でフォーマット間で変換されるのかということです。

（具体的な例では）冗長フォーマットと非冗長フォーマットを理解することが最初のステップであり、この回路がどのようにそれを実現するかを理解することはステップ2になります。

私が使用しているシステムの数値の表現を見つけるにはどうすればよいですか?

スーパースカラーのアウトオブオーダー CPU がドードーのようになり、大量のシンプルでスカラーのインオーダー コアに置き換わると予測するのが流行しているようです。ソフトウェアの並列化の問題が明日解決されたとしても、まだ大量のレガシー ソフトウェアが存在するため、これは実際には起こっていないようです。その上、ソフトウェアの並列化は些細な問題ではありません。

GPGPU は、CPU がシングル スレッド パフォーマンス用に設計され、グラフィックス カードが並列処理用に設計されたハイブリッド モデルであることは理解していますが、見苦しいモデルです。プログラマーは、グラフィックス カードで実行するコードを明示的に書き直す必要があります。私の理解では、グラフィックス カードの並列処理を効率的に表現することは、マルチコアの汎用 CPU を効率的に表現するよりもはるかに困難です。

すべての PC に 1 つまたは 2 つの「高価な」スーパースカラー アウトオブオーダー コアと 32 または 64 個の「安価な」コアが付属しているが、高価なコアと同じ命令セットを使用し、場合によっては同じ部分にあるハイブリッド モデルの何が問題なのかケイ素？オペレーティング システムはこの非対称性を認識し、順序が狂ったコアを最初にスケジュールし、最も優先度の高いスレッドをスケジュールします。この優先順位付けは、OS API を介してプログラマーに明示的に公開される場合もありますが、プログラマーは、スケジューリングの詳細を制御したい場合を除き、区別を気にする必要はありません。

編集:これがおそらくプログラミングに関連していないため投票を終了する場合、ここに反論があります:なぜそのようなモデルが良いアイデアなのか悪いアイデアなのか、そして彼らがそれにプログラムしたいと思うでしょう。

64ビットアプリケーション、64ビットOS、および64ビットCPUがどのように組み合わされて、アプリケーションがアドレス可能なメモリ量を確立するかを誰かが説明できますか?

たとえば、32 ビット OS を使用して 64 ビット CPU で 64 ビット アプリケーションを実行した場合、アプリケーションのアドレス指定可能なメモリはどのように影響を受けるでしょうか?

または、64 ビット OS と 32 ビット アプリケーションを備えた 64 ビット CPU はどうですか?

32 ビット CPU で 64 ビット アプリケーションを実行するとどうなりますか?

私はミニ プロジェクトを持っています。このプロジェクトでは、Verilog で MIPS シングル サイクル プロセッサを実装する必要があります。ここでは、ALU と ALUControl と FileRegister を記述しますが、このために PC (プログラム カウンター) を実装するのに問題があります ... この PC でブランチとジャンプをサポートする必要があります。ブランチをサポートするための指示が必要ですが、指示にアクセスする方法がわかりません。InstructionMemoryとPCの実装を手伝ってください。ここに私のコードがあります:

エンドモジュール

エンドモジュール

エンドモジュール

このコードの最後の 2 行が理解できません

32ビットレジスタがたくさんあるMIPSでプログラミングを行っていますが、64ビット整数を格納できることも知っています。これはどのように機能しますか？整数は2つのレジスタを占有しますか？もしそうなら、システムはどのようにして2つのレジスタを1つの長いバイナリ文字列に結合することを知っていますか

私はコンピュータの構成について読んでいて、メモリの章で、「SDRAM にはいくつかの動作モードがあり、たとえば、異なる長さのバースト モードを指定できる」と述べています。誰かがバーストモードとは何かについて詳しく説明できますか?

私がこれについて混乱している主な理由は、I/O の章でバースト モードが DMA がメイン メモリに直接アクセスしてデータのブロックを転送するモードとして定義されていたためですが、この定義は前述のメモリの章で...また、Googleはわずかに異なる定義を提供しています= S

ベクトル化された割り込みとベクトル化されていない割り込みの違いは何ですか？

すべての割り込みはベクトル化された割り込みである必要があると思いました...結局のところ、すべての割り込みがベクトル番号を持っているわけではなく、したがって特定のISRを持つベクトル[割り込みサービスルーチン]

（ISRアドレスは、ページテーブルの4 *割り込みを生成したデバイスのベクトル＃です。32ビットアドレスアーキテクチャを想定しています）。

ありがとう！

私はマイクロプログラミングについて学んでいますが、マイクロ命令が実際に何であるかについて混乱しています。MIPS アーキテクチャを使用しています。私の質問は次のとおりです

たとえば、ADD 命令があるとします。このマイクロ命令はどのようになりますか? add 命令に含まれるマイクロ命令の数。MIPS の基本命令のマイクロ命令のリストをオンラインで確認できる場所はありますか?

マイクロプログラムされた ADD 命令のビット文字列を特定するにはどうすればよいですか?