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verilog - Verilog での乗算の出力がシミュレート動作に表示されない
組み合わせ乗算と逐次乗算の 2 つの異なる Verilog スニペットを作成しました。これを以下に投稿します。乗算のいずれかをシミュレートすると、乗数mult_Aと被乗数はmult_Bビット文字列値を示しますが、結果の積Rはすべて X を示します。コードの乗算結果を表示するのRに役立ちます。
コンビネーション
シリアル
テストベンチ
今のところ、シリアル部分はコメントアウトされています。
verilog - Verilog 同期 4 ビット カウンターは、指定された信号まで最大値のまま
そのため、4 ビットの verilog にカウンターがあり、0000 から再びカウントを開始する信号を与えるまで、カウンターを最大値 1111 のままにしたいと考えています。
これが私がこれまでに思いついたことです：
しかし、信号を待つだけではありません。私は Verilog に非常に慣れていないので、おそらく私のコードはハードウェアの専門家にはあまり意味がありません。
テストベンチに関しては、ここに私が持っているものがあります：
助けてくれてありがとう:)