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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
system-verilog - Config クラスの仮想インターフェイス
uvm_config_db を使用せずに、仮想インターフェイスを使用して構成クラスから TB_top のインターフェイスを指定するにはどうすればよいですか?
verilog - テストベンチ内で生成を使用して、さまざまなテスト モジュールをインスタンス化する方法は?
テストベンチ内でさまざまなテスト手順を実行しようとしていますが、設定した生成フラグに応じてそれらを実行しました。以下のコードは、私が ModelSim に最上位として定義しているものです。これが私がやろうとしていることです:
これで、このテストベンチ内のパラメーターのデフォルト値を設定して、さまざまなケースを実行できるようにしたいだけです。これは ModelSim PE Student Edition 10.4a では正常にコンパイルされますが、生成されたインスタンス名から信号を追加しようとすると、ModelSim はインスタンスの存在を認識しませんか?
for-loop - テストベンチでネストされた Verilog for ループが正しく繰り返されない
こんばんは、
MC14585B マグニチュード コンパレータの構造設計を設計しました: https://www.onsemi.com/pub/Collat eral/MC14585B-D.PDF
すべての 2^8 の可能性をシミュレートしたかったので、そのためのテストベンチを作成しました。私はモデルシムの学生版を使用しています:
ソース：
テストベンチ:
テストベンチを実行すると、何らかの理由で、外側の for ループ (A) が値をまったく反復しません。また、このループを最初のステートメントに配置して、1 回だけ反復するようにしましたが、シミュレーションを終了するまで実行し続けます。
出力例を次に示します。
何が起こっているのですか？ありがとう