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次の仮想アドレスが順次アクセスされる場合、LRU ページ置換を使用するにはどうすればよいですか。

ページフォルトはいくつありますか??

問題のメモリ管理システムに関する情報:

• 階層 2 レベル配列

• 4 フレームの物理アドレス

• 4 フレームごとに 4KB の仮想メモリ。

• TLB 2位

この質問に答えるには、16 進数のアドレスを物理アドレスに変換するにはどうすればよいですか? 私は完全に混乱しており、言葉の壁のために先生は助けてくれません。

論理アドレス空間が 1KB で、ページサイズが 16 バイトであるとします。最初はこのプロセスのメイン メモリにページがなく、純粋なデマンド ページングが使用されると仮定します。現在のフリーフレームリストは{2,5,8,1,...}です。フリー フレーム リストの最初のフレームは、必要に応じて使用されます。TLB に 2 つのエントリがあるとします。TLB とページ テーブルは両方とも、最初は空です。FIFO は TLB 置換アルゴリズムとして使用されます。次の論理アドレスが順番にアクセスされるとします: 0x3d、0x30、0xe5、0x7d、。次の各アドレスへのアクセス:0x330xef

1. マップされている物理アドレスを指定します。
2. TLB へのアクセスに 10 ns、メモリへのアクセスに 100 ns、ページ フォールトの処理に 8 ミリ秒かかるとします。このアドレスにアクセスするのにどれくらい時間がかかりますか?

32 nm Intel Westmere プロセッサで Linux を実行しています。パフォーマンス カウンターからの DTLB ミス数に関する一見矛盾するデータに懸念があります。次のように、ランダム メモリ アクセス テスト プログラム (シングル スレッド) を使用して 2 つの実験を実行しました。

• 実験 (1): 次のパフォーマンス カウンターを使用して DTLB ミスをカウントしました

  DTLB_MISSES.WALK_COMPLETED ((Event 49H, Umask 02H)

• 実験 (2): 以下の 2 つのカウンター値を合計して、DTLB ミスをカウントしました。

  MEM_LOAD_RETIRED.DTLB_MISS (Event CBH, Umask 80H)

  MEM_STORE_RETIRED.DTLB_MISS (Event 0CH, Umask 01H)

これらの実験の結果は似ていると予想しました。しかし、実験 (1) で報告された数は、実験 (2) のほぼ 2 倍であることがわかりました。どうしてこうなったのか途方に暮れています。

誰かがこの明らかな不一致に光を当てるのを助けることができますか?

rdtsc() を理解しようとしていたところ、 http: //www.mcs.anl.gov/~kazutomo/rdtsc.html から次のコードに出くわしました。 TLBミス、ページフォールト、ページスワップイン/アウトなどのメモリ特性によるパフォーマンスへの影響.".問題は、これがメモリ特性からパフォーマンスをどのように示しているかをよく理解していないことです.誰かがこれを少し説明できれば素晴らしいでしょう。

16916 のような論理アドレスを tlb とページ テーブルを使用して物理アドレスに「変換」するプログラムを作成する必要があります。ページング用に作成された関数はありますか、それとも配列やリストなどの他の方法を見つける必要がありますか?