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verilog - ベリレーターで $stop を処理する方法
vcd ファイルをダンプする単純なカウンター Verilog コードを次に示します。ここから 改作。
以下のコードは 20 サイクル実行されます。しかし、Verilog コードの $stop 行のコメントを外すと、シミュレーション中に次のエラーが発生します。
$stop で正常に終了できるように、この問題を修正するにはどうすればよいですか? gotFinish() を gotStop() に置き換えようとしましたが、次のエラーが発生しました。
これは tb.cpp で、上部にコンパイル/実行手順も記載されています。
これが counter.v です。