vhdl - なぜ'と'はこの文脈でそのようなオペランドを持つことができないのですか？

Question

ザイリンクスを使用していて、このコードをコンパイルしようとしています。次のエラーが発生します： ERROR：HDLParsers：808-"C：/Users/Dell/digi/sm.vhd"行xx。このコンテキストでは、そのようなオペランドを持つことはできません。 コードはこちら

Answer 1

問題は、bit 型と std_logic 型が混在していることです。通常、どちらか一方を選択する必要があります (必要な理由が本当にわかっていない限り、同じファイルで両方を使用しないでください)。通常、ほとんどの新しい作業は std_logic を使用して行われます。問題を解決するには、すべてを一貫させる必要があります...入力をビット型に変更するか、内部で宣言された信号を std_logic に変更します。

signal Q1, Q2, Q3: std_logic;

Answer 2

からのポートの宣言の変更

port(X1,X2,CLK: in STD_LOGIC;

に

port(X1,X2,CLK: in bit;

それを機能させました。 両者の違い