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部分積ジェネレーター用の VHDL コードを作成しようとしています。コードは次のとおりです。

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_signed.all;
use ieee.numeric_std.all;
entity boothencoder_ppg is
port(Y: in std_logic_vector(53 downto 1);
     X: in std_logic_vector(53 downto 1);
     PPG: out std_logic_vector(53 downto 1)
     );
end boothencoder_ppg;
architecture behavioral of boothencoder_ppg is
signal U, SFT, W, M, A: std_logic;
    begin
    for m in 1 to 53 loop
    U = Y(m+1) xnor Y(m);
    SFT = Y(m-1) xnor Y(m);
    W = U and SFT;
    M = SFT? X(m-1) : X(m);
    A = M xor Y(m+1);
    PPG = A nor W;
    end loop;
end behavioral;

ループ内のすべての行でエラーが発生しています。おそらく、ループを正しく実装していませんか? どんな助けでも素晴らしいでしょう。

ありがとう。

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VHDL の信号代入演算子は次のように記述します。

a <= b;

さらに、 a でラップするかloop、シーケンシャル ステートメントであるa の代わりに構造processを使用する必要があります。for...generatefor...loop

于 2012-11-27T08:11:59.420 に答える