VHDLとVerilogIPを使用して混合HDLデザインを開発しています。
ターゲットFPGAベンダーがまだ選択されていない場合、どのツールを使用して無料でシミュレーションおよび合成できますか？
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混合言語の設計を行う無料のシミュレーターは存在しないと思います。おそらくザイリンクスisimはこれを混合言語で実行できますが、シミュレートできるのはザイリンクスを対象としたデザインのみです（詳細については使用許諾契約書をお読みください）。
その他の無料シミュレーター：http ：//www.sigasi.com/faq/which-free-vhdl-simulator-can-i-use
無料の合成ツールはFPGAベンダーによって提供されています。つまり、小さいFPGAチップの場合は無料です。
于 2012-11-29T10:34:15.953 に答える
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ザイリンクスISIMは、確かに混合言語シミュレーションを実行できます。前回よく使用したときは、制限がありました。VerilogメモリモデルをVHDLデザインのトップレベルに追加することしかできず、サブレベル（SODIMMモジュールを表す）には追加できませんでした。また、ポート接続のバグがいくつかありました。修繕。
ザイリンクスIPの使用は避けてください。技術的にはライセンス契約に違反する可能性がありますが、ベンダーニュートラルコードをシミュレートします。
合成後のネットリストはどちらの言語でもかまいませんが、メモリモデルがVerilogでのみ使用可能であり、テストベンチがVHDLである場合、それはあまり役に立ちません...
于 2012-11-29T11:58:50.017 に答える
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Icarus Verilog- http://iverilog.icarus.com/
アナログミックスドシグナル用に作成したコードのvvp_embeddedブランチがあります（Spice / Gnucapを使用）。誰かが助けに興味を持っているなら、私はおそらくVHDLシミュレーターを統合しようとすることができます。
個人的には、VHDLは多くの点で失敗するひどい言語だと思うので、私は通常それを避けます。
于 2012-12-04T06:38:12.030 に答える