system-verilog - エラー (10170): テキスト "and" 付近の alarm_clock.v(133) での Verilog HDL 構文エラー。期待 "）"

Question

このエラーが発生し続け、あらゆる種類の修正方法を試しましたが、役に立ちません。

誰かがこれで私を助けてくれることを願っています。

問題のあるコード スニペットは次のとおりです。

if((HR == AHR) and (MIN == AMIN)) To be exact.

always @ (posedge CLK)
begin
case(state)
NORMAL: begin
        DHR <= HR;
        DMIN <= MIN;
        if(ALON)
            begin
            AENABLED <= 1;

            if((HR == AHR) and (MIN == AMIN))
                begin
                ALARM <= 1;
                if(SNOOZE) // we assume that SNOOZE is to be operated only when the Alarm is ON!
                    begin
                    AMIN <= AMIN + 2;
                    if(AMIN == 60)
                        begin
                        AMIN <= 0;
                        AHR <= AHR + 1;
                            if(AHR == 24)
                                AHR <= 0;
                        end
                    else if(AMIN == 61) // since AMIN is incremented by 2 it can either be 60 or 61 depending on previous alarm time
                        begin
                        AMIN <= 1;
                        AHR <= AHR + 1;
                            if(AHR == 24)
                            AHR <= 0;
                        end
                    end
                end
            end

Answer 1

andVerilog ではありません。&&代わりに試してください。