vhdl - VHDL-デザインライブラリにユニットが含まれていない

Question

私は次のアーキテクチャを持っています：

architecture datapath of DE2_TOP is
begin
U1: entity work.lab1 port map (
    clock => clock_50,
    key => key,
    hex6 => hex6,
    hex5 => hex5,
    hex4 => hex4
);
end datapath;

次のエラーが発生します：Error (10481): VHDL Use Clause error at DE2_TOP.vhd(276): design library "work" does not contain primary unit "lab1"行上：U1: entity work.lab1 port map (。誰がこれを引き起こしているのか知っていますか？

Answer 1

コンパイルする前に、少なくともentityforをコンパイルしておく必要がありますlab1DE2_TOP