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VHDLファイルをシミュレートしようとしていますが、次のエラーが発生しています。

# ** Error: (vcom-11) Could not find work.lab1.
# 
# ** Error: (vcom-1195) Cannot find expanded name "work.lab1".
# 
# ** Error: Unknown expanded name.
# ** Error: VHDL Compiler exiting
# ** Error: c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
# Error in macro ./DE2_TOP_run_msim_rtl_vhdl.do line 8
# c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
#     while executing
# "vcom -93 -work work"

シミュレーションを試みる前に、QuartusIIとModelSimコンパイラの両方でコードを正常にコンパイルしました。コードにlab1エンティティとアーキテクチャが含まれているため（Quartus ProjectNavigatorの[DesignUnits]タブでも確認できます）、このエラーはよくわかりません。誰もがこれを引き起こしているのを知っていますか？

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シミュレーターがトップレベル（DE2_TOP）をコンパイルしているとき、使用されているコンポーネントがどのようなものかを知りたいです。したがって、上位レベルのコンポーネントをコンパイルする前に、下位レベルのコンポーネントをコンパイルする必要があります。

これを修正するために私がほとんどの場合行うことは、すべてのコンポーネントを正しい順序でコンパイルしてから、Modelsimの'vmake'（'vmake -work work> work.vmake'）コマンドを使用してライブラリからmakefileを生成することです（work） 。makefileを入手したら、（make -f work.vmake）を使用して実行できます。そして、すべてのファイルが順番にコンパイルされます。

注：Verilogは、これらの点ではるかにリラックスしています...

于 2013-01-26T17:47:34.013 に答える