vhdl - FPGAのScons？

Question

非常に大規模なFPGAプロジェクトの「 make 」の代わりに「 Scons 」を使用した人はいますか？すぐに使用できましたか、それともVHDLまたはVerilog言語に対して実行する必要のあるハッキングがまだありますか？そして、Modelsim / ISE / Vivado / Quartersとの統合についてはどうですか？それとも、しばらくの間makefileに固執する必要がありますか？