RTL の開発を加速するために、専用ハードウェアに基づく合成ツールを構築することを考えました。
アイデアは、vhdl/verilog/netlist シンセサイザーの一種のブートストラップを作成することです。これは、すべての RTL を感知する HW に実装された大きなステート マシンを作成するプラットフォームです (独自の言語でコンパイラを作成すると、SW の世界に近いアイデアが示されます)。
いつものように、質問が「ハードウェアで行う」ことを前提としている場合、答えは常に「ハードウェアがどのボトルネックをどのように修正するかを示す」でなければなりません。問題を十分に理解して、その質問に手を振っている以上の方法で答えるまでは、すべて当て推量です。
別の人が指摘しているように、もしそれが (経済的に) 合理的であれば、合成が完了するのを待っている欲求不満のエンジニアの十分に大きな市場があり、それはすでにそこにあるでしょう.
それが楽しいプロジェクトのためだけなら、もちろん、それを持ってください:)
これは非常に興味深いアイデアです。最初の質問に答えると、このような製品は市販されていないことは確かです。
ただし、合成ツールは非常に複雑であることを知っておく必要があります。あなたが望むものを作成するのは大変な作業になるでしょう.実現可能性調査（他の質問の中でも、2番目の質問に答える必要があります）でさえ、修士論文には十分だと思います.
マーティンが言ったように、合成に何時間もかかる設計に不満を抱いているエンジニアがたくさんいます (私もその一人です!)。それでも、アルテラとザイリンクスの合成ツールはどちらも、私のコンピューターの 6 コア プロセッサを非常にうまく利用していません。私は大企業のエンジニアを過大評価しがちですが、このことから、合成プロセスを並列化することは容易ではないと思います。