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ハードウェアとVerilogコーディングではラッチが嫌われていることを私は知っています。しかし、ラッチを避けられない場合があります。たとえば、次の2つの場合：

always @ (*)
begin
    random_next = random; //default state stays the same
    count_next_r = count_r;
        
        random_next = {random[28:0], feedback}; //**shift left the xor'd every posedge clock
        

    if (count_r == 30) //if all 30 bits are shifted into register
    begin
        count_next_r = 0;
        random_done = random; //assign the random number to output after 13 shifts
    end
    else
    
        count_next_r = count_r + 1;

これrandom_doneがラッチです。私はこれを書く他の方法を見ることができません。random_doneの30シフト後にのみデータを取得したいrandom。このように実装すると、ラッチの警告が表示され、正しく機能しません。

同様に、以下のコードでは：

always @ (*)
begin
    state_next = state_reg; //default state stays the same
    count_next = count_reg;
    sel_next = sel;
    case(state_reg)
        idle:
            begin
                //DISPLAY HI HERE
                sel_next = 2'b00;
                if(start)
                begin
                    count_next = random_done; //get the random number from LFSR module
                    state_next = starting;
                end
            end
        starting:
            begin
                if(count_next == 750000000) // **750M equals a delay of 15 seconds. 8191 for simulation
                begin                           //and starting from 'rand' ensures a random delay
                    outled = 1'b1; //turn on the led 
                    state_next = time_it; //go to next state
                end
                
                else
                begin
                    count_next = count_reg + 1; 
                    outled = 1'b0;
                end
            end     
        time_it:
            begin
                    sel_next = 2'b01; //start the timer
                    state_next = done;                  
            end
                
        done:
            begin
                if(stop)
                    begin
                        sel_next = 2'b10; //stop the timer
                        outled = 1'b0;
                    end
                
            end
            
        endcase

上記のコードから、問題のあるセクションは次のとおりです。

done:
    begin
        if(stop)
            begin
                sel_next = 2'b10; //stop the timer
                outled = 1'b0;
            end

outledこれはラッチとして検出され、実装中にこれについて警告されます。ストップビットが押されたときにLEDをローにしたいだけです。

これらのラッチを回避するにはどうすればよいですか？

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3 に答える 3

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random_doneレジスターに割り当ててみませんか。

カウンターを作成し、30からカウントダウンさせます。ゼロの場合は、レジスターrandom_doneに新しいランダム値を割り当てます。

reg [4:0] counter; 

always@(posedge clk) begin
  if(rst) begin
    counter <= 5'd30;
  end
  else begin
    if(counter == 0) begin
      counter <= 5'd30;
    else begin
      counter <= counter - 1;
    end
end

wire count_done;

assign count_done = (counter == 0);

reg [size-1:0] random_done

always@(posedge clk) begin
  ...
  if(count_done) random_done <= random;
  ...
end

私には、このコードは少し混乱しているように見えますが、ハードウェアを説明しているようには見えません。VerilogはHDLハードウェア記述言語であることを忘れないでください。説明に重点を置く場合。

各レジスタのロジックを独自のalwaysブロックに分割します。

ただし、最初に、実行しようとしていることのRTL回路図を描画します。設計したいもののRTL回路図を描くことができない場合、設計はおそらく良いハードウェアではないでしょう。

于 2013-03-10T14:59:46.750 に答える
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outledロジックを除外できるはずです。このようなもの。

always @(posedge clk or negedge nreset) begin
    if (!nreset) begin
        outled <= 0;
    end else if (state_reg == starting) begin
        if (count_next == 750000000) begin
            outled <= 1'b1; //turn on the led 
        end else begin
            outled <= 1'b0;
        end
    end else if ((state_reg == done) && stop) begin
            outled <= 1'b0;
    end
end
于 2013-03-10T14:59:51.110 に答える
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すべてのコードを同期（に敏感posedge clk）にすると、ラッチは発生しません。また、タイミング制約の記述が簡単になります（最良の場合、クロック周期に必要な制約は1つだけです！）

于 2013-03-11T10:39:31.013 に答える