VHDL でジェネリック型を使用する方法はありますか? たとえば、プロシージャを呼び出したいのですが、パラメーターとして指定したい信号の型がわかりません。パラメーターをジェネリックとして宣言することは可能ですか? C++ と同様に、テンプレートを使用します。
procedure eq_checker(name : string; sig : ANYTHING); should : ANYTHING; at : time) is
if (at = now) then
if sig = should then
report "has same value" severity note;
else
report "has not same value" severity note;
end if;
end if;
end checker;
少なくとも、さまざまな信号タイプを「sig」として使用できるはずです。