VLSI 設計用のレジスタ自動化ソリューションを探しています。
つまり、Verilog、VHDL、Specman、System Verilog、C ヘッダー、および HTML/PDF ドキュメントに処理できるテキスト ファイルまたは XML で RTL レジスタを記述する標準的な方法です。
推奨事項はありますか？
IEEE 標準である IP-XACT を見つけました ( http://standards.ieee.org/getieee/1685/download/1685-2009.pdf )
さらに、Cadence が Specman および SV スクリプトでサポートしていることも発見しました。
IP-XACT は一般的に使用されていますか?
それに関する意見はありますか？
プロセスで必要なその他のツールに関する推奨事項はありますか? (XML ファイル、Verilog、C およびドキュメント生成の簡単な編集)
もちろん、これらのスクリプトを自分で作成することはできますが、車輪を再発明するのはばかげています。
ありがとう
自分で少しコーディングすることを恐れていない場合は、ツールipxact2systemverilogで作業できます。
IP-XACT レジスタ定義をVHDL、Verilog などに変換し、ドキュメントを HTML または PDF ( RestructuredTextを使用) として変換します。
Python で書かれており、拡張や変更が簡単です。
XML の記述について。デフォルトの XML プラグインを使用するEclipseでは、非常にシンプルです。テキスト ビューと一種のテーブル ビューを切り替えることができます。これは XSD スキーマを理解しているため、次の XML 要素の可能性を表示することで役立ちます。
最近では、IP-XACT 形式がレジスタ情報の転送に一般的に使用されています。構成が必要なほとんどの商用 IP には、レジスタを含む IP-XACT 仕様が付属しています。ただし、レジスター情報を入力するには、あまり役に立ちません (XML)。
入力側 (商用) ツールでは、通常、XML データを入力するための GUI が提供されます ( Duologのビット単位など)。ほとんどのツールには、テーブルベース、SystemRDL、YAML など、他の形式の入力フィルターが含まれています。
出力側では、あらゆる種類のレジスタ ビューがさまざまなツールでサポートされています。HDL は、通常、企業の秘密保持規則の対象となるため、あまり一般的ではありません。Cadence には、IP-XACT から SystemVerilog (UVM) レジスタを生成する無料のスクリプトがあると思います。
具体的なおすすめはできません。時間があれば、OpenSource であるMIX (私が管理) をチェックしてください。例を実行してみてください。
これで始められることを願っています。