architecture - Modelsim が「case...when」を含むアーキテクチャを認識しない

Question

私はモデルシムを初めて使用しましたが、この「エラー」が発生し続けています。基本的に、vhdl でカウンターをコーディングしました。

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;

entity Contatore16bit is
 port (
  CLK: in std_logic;
  RESET: in std_logic;
  LOAD: in std_logic;
  UP_DOWN: in std_logic;
  ENABLE: in std_logic;
  USCITA: out unsigned(15 downto 0) );
end Contatore16bit;

architecture Arch of Contatore16bit is
 signal temp_value, next_value: unsigned(15 downto 0);
 begin
  process (CLK)
   begin
    if CLK'Event and CLK='1' then
     if RESET='1' then
      temp_value <= (others => '0');
     elsif ENABLE='1' then
      temp_value <= next_value;
     end if;
    end if;
   --CASE UP_DOWN IS
    --WHEN  '0'  =>  next_value <= temp_value + conv_unsigned(1, 16);
    --WHEN  '1'  =>  next_value <= temp_value - conv_unsigned(1, 16);
   --END CASE;
   --CASE LOAD IS
    --WHEN  '0'  =>  USCITA <= conv_unsigned(0, 16);
    --WHEN  '1'  =>  USCITA <= temp_value;
   --END CASE;
  end process;
end Arch;

このコードで問題なくシミュレーションを開始できます。ただし、「ケース」行のコメントを外すと、modelsim はアーキテクチャを認識しなくなり、次のエラーが表示されます。

エラー: (vsim-3173) エンティティ '...Contatore\simulation\modelsim\rtl_work.contatore16bit' にはアーキテクチャがありません。

なぜこれが起こるのですか？