私は VHDL の初心者で、基本的な質問があります。
この次の入力を考えてみましょう:
A : in std_logic_vector(22 downto 0);
そして、この信号：
signal dummyA : std_logic_vector(47 downto 0);
DummyA を A で初期化したいので、私がしたことは次のとおりです。
dummyA <= A;
これは正しいです ？つまり、次と同等です：
dummyA <= "0000000000000000000000000" & A;? または、このように明示的に 0 を追加する必要があります。