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これは私が使用しているコードですが、列と行がどのように変化しているかを確認するには、クロックを遅くする必要があります。クロッキングに問題があると思います：

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_ARITH.all;
use IEEE.STD_LOGIC_UNSIGNED.all;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity dot_matrix is

  port (main_clk, en : in std_logic;


        switches : in    std_logic_vector (3 downto 0);
        rows     : inout std_logic_vector (6 downto 0);
        col      : inout std_logic_vector (4 downto 0));

end dot_matrix;

architecture Behavioral of dot_matrix is

  signal row_count  : std_logic_vector(2 downto 0);
  signal counter    : integer range 0 to 25000000 := 0;  -- to divide the clock down
  signal slow_clock : std_logic                   := '0';

begin

  clockdiv1 : process(main_clk)
  begin
    if main_clk'event and main_clk = '1' then
      if counter = 24999999 then
        counter    <= 0;
        slow_clock <= not slow_clock;
      else
        counter <= counter + 1;
      end if;
    end if;
  end process clockdiv1;

  SM : process (slow_clock)
  begin
    if (slow_clock'event and slow_clock = '1') then
      if (en = '1') then
        if (row_count = "100") then
          row_count <= "000";
        else
          row_count <= row_count + 1;
        end if;
      else
        row_count <= "000";
      end if;
    end if;
  end process SM;



  DIS : process (row_count)
  begin

    if row_count = "000" then           --1st clock count
      col  <= "01111";                  --selecting 1st column
      rows <= "1111111";                -- putting the data on the 1st column

    elsif row_count = "001" then        -- 2nd clock count
      col  <= "10111";                  -- selecting 2nd column
      rows <= "1001000";

      row_count = "010" then            -- 3rd clock count
        col  <= "11011";                -- selecting 3rd column 
        rows <= "1001100";

      elsif row_count = "011" then      -- 4th clock count
        col  <= "11101";                -- selecting 4th column 
        rows <= "1001010";

      elsif row_count = "100" then      -- 5th clock count
        col  <= "11110";                -- selecting 5th column 
        rows <= "0110001";

        -- 1 1 1 1 0

        -- 1 0 0 0 1

        -- 1 0 0 0 1

        -- 1 1 1 1 0

        -- 1 0 1 0 0

        -- 1 0 0 1 0

        -- 1 0 0 0 1

      end if;
  end process DIS;

end Behavioral;

編集: コードのインデントを修正した後、いくつかのテキストを追加する必要がありました。

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2 に答える 2

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'0'遅いクロックの初期値を使用しています。シンセサイザーとターゲット テクノロジがこれをサポートしているかどうかを確認する必要があります。一部の FPGA は、そうでないものもあります。または、リセット信号を追加して、リセットが有効になっているときに値を設定することもできます。

他のコメント：

  • elsifyourR.Fate が言うように:コードの途中にが必要です。
  • IEEE.STD_LOGIC_ARITH と IEEE.STD_LOGIC_UNSIGNED を使用しないでください。それらは標準ではありません。代わりに ieee.numeric_std を使用してください。詳細: http://www.sigasi.com/content/deprecated-ieee-libraries
于 2013-06-06T12:31:00.857 に答える
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行に「elsif」がありません

row_count = "010" then

多分それはあなたの問題をすでに解決しています。

于 2013-06-06T11:05:06.907 に答える