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Verilog で小さなデザインを作成しましたが、タイミング シミュレーションを実行したいと考えています。私は VHDL ファイルに対してそれを行う方法を知っているので、(ほぼ) 同じ方法で行うことにしました。残念ながら、それはそれほど簡単ではありません。

デザインをコンパイルし、.sdo および .vho ファイルを受け取りました。しかし、テストベンチを実行しようとすると、次のエラーが表示されます。

> vsim work.Sdesign_tb
# vsim work.Sdesign_tb
# Loading work.Sdesign_tb
# ALTERA version supports only a single HDL
# ** Fatal: (vsim-3039) C:/Users/K_impl/Sdesign_tb.v(17): Instantiation of 'sdesign' failed.
#    Time: 0 ps  Iteration: 0  Instance: /Sdesign_tb File: C:/Users/K_impl/Sdesign_tb.v
# FATAL ERROR while loading design
# Error loading design

Quartus 12.1 が VHDL ファイルを作成したように見えますが、Verilog デザインをシミュレートしたいと考えています (また、Quartus は同時に 1 つの VHDL しかサポートしていません)。そこで、.sdo ファイルを SDF として追加し、「シミュレーションの開始」でシミュレーションを実行するという別の方法を試しました。しかし、エラーも表示されました（上記とほぼ同じ）。では、どうすればそれをバイパスできますか？または、Verilog デザインのタイミング シミュレーションを実行する別の方法はありますか?

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複数の HDL、おそらく VHDL と Verilog をコンパイルしているようです。

Quartus でプロジェクト設定に移動し、Verilog ネットリストが生成されていることを確認すると、問題が解決する場合があります。手順はこちらです。

于 2013-07-22T15:03:36.307 に答える