vhdl - VHDL 出力はシミュレーションで定義されていませんが、コンパイルは問題なく渡されます。

Question

私は新入生で、課題はテストベンチで 3 つのコンポーネントを構築し、それらを 1 つの構造に配置することです。私が構築した 3 つのコンポーネントはすべてうまく機能しますが、それらを組み合わせると、出力の 1 つが未定義のままになります。呼び出されたシグナルをトレースしようとしましたが、問題ありませんが、シグナルをdatに割り当てる正しい構文を使用していない可能性があります。は2 番目の出力で、正常に動作しますが、未定義です。datdata_outid_led_inddata_out

これがコードです（問題はレーン21にあると思います-「data_out <= dat」）

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

entity peak_detect is
  port(
    input      : in  std_logic_vector (7 downto 0);
    data_out   : out std_logic_vector (7 downto 0);
    reset      : in  std_logic;
    clock      : in  std_logic;
    enable     : in  std_logic;
    id_led_ind : out std_logic);
end peak_detect;

architecture dataflow of peak_detect is
  signal a_big_b : std_logic;
  signal en      : std_logic;
  signal dat     : std_logic_vector (7 downto 0);
begin
  en       <= (enable or a_big_b);
  data_out <= dat;
end dataflow;

architecture structure of peak_detect is
  signal a_big_b : std_logic;
  signal en      : std_logic;
  signal dat     : std_logic_vector (7 downto 0);

  component comp_8bit is
    port(
      A   : in  std_logic_vector (7 downto 0);
      B   : in  std_logic_vector (7 downto 0);
      res : out std_logic);
  end component;

  component dff is
    port (
      data  : in  std_logic_vector (7 downto 0);
      q     : out std_logic_vector (7 downto 0);
      clk   : in  std_logic;
      reset : in  std_logic;
      en    : in  std_logic);
  end component;

  component id_sens is
    port(
      data_in : in  std_logic_vector (7 downto 0);
      led     : out std_logic);
  end component;

begin
  reg  : dff port map (data => input, q => dat, clk => clock, reset => reset, en => enable);
  comp : comp_8bit port map (A => input, B => dat, res => a_big_b);
  sens : id_sens port map (data_in => dat, led => id_led_ind);
end structure;