case - 予期せぬときにスローされるケース

Question

VHDL でステートマシンを作成しています。私の場合、予期しない when エラーがスローされます

case state IS
            --state 1 A
            WHEN s0=>
                --Half step
                if(FULL = '0' AND RIGHT = '1') then
                    state <= s1;
                else if (RIGHT = '0') then
                    state <= s7;
                end if;

                --Full step
                if (FULL = '1' AND RIGHT = '1') then
                    state <= s2;
                else if (RIGHT = '0') then
                    state <= s6;    
                end if;

            --State 2 A&B
            WHEN s1=>
                if(RIGHT = '0') then
                    state <= s0;
                else if (RIGHT = '1') then
                    state <= s2;
                end if;

しかし、ザイリンクス ISE で構文チェックを実行すると、次のメッセージが表示されます。

ERROR:HDLParsers:164 Line 72. parse error, unexpected WHEN, expecting END

これが合計8回発生します。私は何を間違っていますか？