for-loop - VHDL での FOR-GENERATE の合成

Question

VHDL プログラムで FOR-GENERATE および IF-GENERATE を使用しています。これらのコマンドは合成可能ですか? これらのコマンドの長所と短所は何ですか。IF-GENERATE 内で FOR-GENERATE を使用できますか? IF-GENERATE 内で FOR-GENERATE を使用している場合、エラーが発生するためです。