verilog - ザイリンクス コア ジェネレーターで作成された Verilog コアを合成する方法を教えてください。

Question

分割コアの開発には coregen を使用しました。デザインでその仕切りを使用しようとした手順は次のとおりです (完全に正しいかどうかはわかりません): 1) ラッパー (core_name.v)、.ngc ファイル、および .veo ファイルをメイン デザイン フォルダーにコピーします。 veo テンプレートを使用したメインの Verilog モジュール: core_name u1(.a(a_p), .b(b_p), .c(c_p), .d(d_p); メインの Verilog モジュールで除算関数が必要な場合はいつでも 3) ` 「core_name.v」を含める

構文チェックを行うと、次のようになります: "core_name.v" line 1 expected 'endmodule', found 'module'

ISE デザインでコアをインスタンス化して合成するために必要な手順を教えてください。

ありがとうございました。

Answer 1

core_name.vこれが完全なモジュール定義であり、``include "core_name.v" within another module definition (ie, betweenmodule andendmodule statements. (I'm thinking this because the verilog parser will want to see anendmodule sometime after amodule , but instead is seeing anothermodule core_name.v`) を入れたと仮定しますin。

``include` をモジュール定義の外に置いてみてください。

`include "core_name.v"
module toplevel_module ( );

  core_name U0 ( .. );
endmodule

私があなたが持っていると仮定するものの代わりに：

module toplevel_module ( );
`include "core_name.v"
  core_name U0 ( .. );
endmodule