verilog - 合成の結果は？

Question

私は次のようにゲートに実装しようとしています。しかし、どのように合成してゲートするのかわかりませんか?

ケース1

wire [3:0] A, B, C, D;  
always @(posedge CLK)
    begin
        C=B;
        B=A;
        A=D;
    end

ケース 2

wire [3:0] A, B, C, D;
always @(posedge CLK)
    begin
        A=D;
        C=B;
        B=A;
     end

また。

ケース 3

wire [3:0] A, B, C, D;
always @(posedge CLK)
    begin
C<=B;
B<=A;
A<=D;
    end

ケース4

wire [3:0] A, B, C, D;
always @(posedge CLK)
    begin
A<=D;
C<=B;
B<=A;
    end

ゲートに合成する方法を知っている人はいますか? これを説明していただけますか？

score 2 · Accepted Answer

これらの例はどれもコンパイルされるべきではありません. 変数は次の型である必要がありますreg:

D生成方法について宣言する必要があります。

reg [3:0] A, B, C;
always @(posedge CLK) begin
  A<=D;
  C<=B;
  B<=A;
end

ここで、A、C、および B はフリップフロップに合成されます。A、C、Bの順番は問いません。並列ハードウェアについて説明します。

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