vhdl - VHDL の入れ子になった if ステートメントの構文の問題

Question

Modelsim から、ネストされた if ステートメントに構文の問題があると表示されますが、何が問題なのか特定できません。どんな助けでも素晴らしいでしょう！

when ZERO =>
        if X_REG = '0' then 
            zero_sig <= '1';
            if zero_count = '15' then
               nextState <= ONE;
            else
               nextState <= ZERO;
            end if;
        else
            nextState <= ZERO;
            zero_reset <= '1';
        end if;

Answer 1

zero_countそれが数値（整数など）型であると仮定します。

when ZERO =>
    if (X_REG = '0') then 
        zero_sig <= '1';
        if (zero_count = 15) then
           nextState <= ONE;
        else
           nextState <= ZERO
        end if;
    else
        nextState <= ZERO;
        zero_reset <= '1';
    end if;

ええ、括弧が必要ないことは知っていますが、IMHO は VHDL コードをより「読みやすく」します。