Synopsys Design Compiler と PrimeTime の両方でカウンターのタイミング解析を実行しましたが、同じ結果が得られました。何の問題 ？
では、PrimeTime のタイミング解析はどのようにして DC よりも正確になるのでしょうか?
使用した設計ファイルはcounter.v以下のとおりです。
module counter ( out, clk, reset ) ;
input clk, reset;
output [3:0] out;
reg [3:0] out;
wire [3:0] next;
// This statement implements reset and increment
assign next = reset ? 4'b0 : (out + 4'b1);
// This implements the flip-flops
always @ ( posedge clk ) begin
out <= #1 next;
end
endmodule // counter
デザイン コンパイラの出力は、入力としてcounter.v、およびクロック周期 を指定することによって生成され2ます。デザイン コンパイラの出力を以下に示します。
write_sdf ${name}.sdf
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/home/student/labs/jithin_prjct/jith/count.sdf'. (WT-3)
Information: Updating design information... (UID-85)
1
create_clock clk -period 2
1
report_timing
Information: Updating graph... (UID-83)
Information: Updating design information... (UID-85)
****************************************
Report : timing
-path full
-delay max
-max_paths 1
Design : count
Version: E-2010.12-SP2
Date : Fri Mar 20 22:08:55 2015
****************************************
Operating Conditions: TYPICAL Library: saed90nm_typ
Wire Load Model Mode: enclosed
Startpoint: out_reg[0] (rising edge-triggered flip-flop clocked by clk)
Endpoint: out_reg[3] (rising edge-triggered flip-flop clocked by clk)
Path Group: clk
Path Type: max
Des/Clust/Port Wire Load Model Library
------------------------------------------------
count ForQA saed90nm_typ
Point Incr Path
-----------------------------------------------------------
clock clk (rise edge) 0.00 0.00
clock network delay (ideal) 0.00 0.00
out_reg[0]/CLK (DFFX1) 0.00 0.00 r
out_reg[0]/Q (DFFX1) 0.18 0.18 f
U25/QN (NOR2X0) 0.11 0.29 r
U21/Q (AO21X1) 0.12 0.41 r
U15/Q (AO21X1) 0.10 0.51 r
U14/Q (MUX21X1) 0.12 0.63 r
out_reg[3]/D (DFFX1) 0.04 0.67 r
data arrival time 0.67
clock clk (rise edge) 2.00 2.00
clock network delay (ideal) 0.00 2.00
out_reg[3]/CLK (DFFX1) 0.00 2.00 r
library setup time -0.07 1.93
data required time 1.93
-----------------------------------------------------------
data required time 1.93
data arrival time -0.67
-----------------------------------------------------------
slack (MET) 1.26
PrimeTime の出力は、入力netlistを counter のSDFファイル、counter のファイル (両方とも Design Compiler から生成)、および のクロック周期として与えることによって生成されます2。PrimeTime の出力を以下に示します。
report_timing
****************************************
Report : timing
-path_type full
-delay_type max
-max_paths 1
Design : count
Version: E-2010.12-SP1
Date : Fri Mar 20 22:08:14 2015
****************************************
Startpoint: out_reg[0] (rising edge-triggered flip-flop clocked by clk)
Endpoint: out_reg[3] (rising edge-triggered flip-flop clocked by clk)
Path Group: clk
Path Type: max
Point Incr Path
---------------------------------------------------------------
clock clk (rise edge) 0.00 0.00
clock network delay (ideal) 0.00 0.00
out_reg[0]/CLK (DFFX1) 0.00 0.00 r
out_reg[0]/Q (DFFX1) 0.18 * 0.18 f
U25/QN (NOR2X0) 0.11 * 0.29 r
U21/Q (AO21X1) 0.12 * 0.41 r
U15/Q (AO21X1) 0.10 * 0.51 r
U14/Q (MUX21X1) 0.12 * 0.63 r
out_reg[3]/D (DFFX1) 0.04 * 0.67 r
data arrival time 0.67
clock clk (rise edge) 2.00 2.00
clock network delay (ideal) 0.00 2.00
out_reg[3]/CLK (DFFX1) 2.00 r
library setup time -0.07 * 1.93
data required time 1.93
---------------------------------------------------------------
data required time 1.93
data arrival time -0.67
---------------------------------------------------------------
slack (MET) 1.26