0

Matlab でザイリンクス システム ジェネレーター ブロックを使用しており、vhdl コードを生成およびシミュレートできるブロック ブラック ボックスを見つけました。ポート用の vhdl で簡単なプログラムをプログラムし、

--import std_logic from the IEEE library
library ieee;
use ieee.std_logic_1164.all;

--ENTITY DECLARATION: name, inputs, outputs
entity andGate is                   
   port( A, B : in std_logic;
            F : out std_logic);
end andGate;

--FUNCTIONAL DESCRIPTION: how the AND Gate works
architecture func of andGate is 
begin
  F <= A and B;     
end func;

ブラックボックスを使用してザイリンクスでシミュレートし、ザイリンクスを使用しているため、シミュレーション モードを ISE シミュレータにします。

どんな種類の助けにも感謝します:)

4

1 に答える 1

0

ゲートウェイをチェックインします。その出力をブール値として選択する必要があります

また、システムのサンプリング時間を確認してください。すべてを 1 に等しくする必要があります。

于 2016-05-14T02:03:21.523 に答える