vhdl - FPGA: ユーザー定義クロック警告なし

Question

Vivado で Artix 7 (xc7a15tftg256) を使用しています。このプロジェクトでは、1 つの警告メッセージが表示されます。

[Power 33-232] デザインにユーザー定義のクロックが見つかりませんでした!

システムクロックの入力にMRCC端子を使用しています。システムクロックの使用方法は

if(rising_edge(clock)) then
    count := count+1;
end if;

この問題の解決策を教えてください。前もって感謝します。

Answer 1

この警告は、デザインにクロック信号が定義されていないことを意味します。場合によっては、Vivado でクロックが自動的に制約されますが、クロックの入力ピンを直接使用している場合は制約されません。IO にもクロック ピンを使用できるため、単にクロック ピンを使用するだけでは十分ではありません。

あなたがする必要があるのは、クロック制約を提供することです。例は次のとおりです。

create_clock -period 4.000 -name myClock -waveform {0.000 2.000} [get_ports clock].

ここで、周期は nS 単位の入力クロックの周期であり、波形の後の最初の数字は立ち上がりエッジの時間であり、2 番目は立ち下がりエッジの時間です。上記の例は、250MHz、デューティ サイクル 50%、位相シフト 0 度のクロックです。位相シフトのない 50% のデューティ サイクルのクロックがある場合、波形引数は必要ありません。