verilog - 説明が必要な Verilog エラー

Question

module controle(clock, reset, funct, opcode, overflow, PCW, PCCondW, PCDataW, PCSrc, EPCW, AluOutW, MemRegW, AluOp, AluSrcA, AluSrcB, BShift, BSrc, ShamtSrc, AW, RegW, RegDst, RegSrc, Loads, Stores, IRW, MemW, IorD, LSE);
input [5:0] opcode, funct;
input overflow, clock;
output reg AW, IRW, MemW, MemRegW, EPCW, AluOutW, PCW, PCCondW, AluSrcA,                                                     BSrc, RegW, LSE, reset;
output reg [2:0] BShift, PCDataW, Loads, PCSrc, RegSrc;
output reg [1:0] ALuSrcB, Stores, AluOp, ShamtSrc, IorD, RegDst;
parameter estado = 2'h00;
always @ (posedge clock)
begin
case(estado)
//cases
endcase
end
endmodule;

このコードをコンパイルしようとすると、次のエラーが発生します。

エラー (10170): テキスト ";" 付近の controle.v(418) での Verilog HDL 構文エラー。説明を期待

それが何を意味するのかわからない。

Answer 1

キーワード (最後の行) の後endmoduleには、セミコロンを使用しないでください。

module controle(...);
  ...
endmodule