vhdl - オブジェクトは使用されていますが、宣言されていませんか?

Question

プロジェクトのエンティティである次のVHDLコードがあります。

library ieee;
use ieee.std_logic_1164.all;
library work;
use work.typedef.all;

entity uc is
    port(faaaa: in std_logic_vector(15 downto 0);
          phi: in std_logic;
          isDirect,isRam,jmp,store,NarOut,arpOut:out std_logic);
    end entity uc;

architecture b8 of ua is
    signal   instt : std_logic_vector(15 downto 0);
    signal bit7: std_logic;
        begin
            bit7<='0';
            instt <= faaaa;
            ....
            process(phi) is
            ....
            end process;
end architecture b8;

エラーは次のように述べています。

オブジェクト「faaaa」が使用されていますが、宣言されていません

ここで何が間違っていますか？

Answer 1

あなたのエンティティは と呼ばれucていますが、アーキテクチャb8は ですua。