system-verilog - Quartus を使用した SystemVerilog でのループ命名

Question

SystemVerilog ではなくても、Quartus ではループの命名が必要です。それを回避する方法はありますか？(ModelSim を使用できますが、FPGA には Quartus が必要です。)

Answer 1

ループラベルを生成するということですか? always/initial ブロッ​​ク内の For ループのラベルはオプションです。

ただし、制約を追加する場合に備えて階層パスを認識できるようにするには、generate for loop ラベルが必要です... シミュレーターは、genblk1、genblk2 のような名前のない生成ループのラベルを作成します... しかし、合成ツールは階層を作成する必要がありますちゃんと。

generate if/case/for のラベルを常に追加することをお勧めします。