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Terasic で TFT LCD 7 インチ画面の VHDL コードを書いていますが、データシートに示されているタイミング仕様を理解するのに苦労しています。

  • マニュアルの 17 ページ、表 3-1 (ダウンロードリンク)
  • 15 ページ、データシートのセクション 8.3 (dropbox-link)

私のオフィスのコンピュータで、同じ LCD スクリーンの VHDL コードメントを見つけましたが、それを書いた人は利用できません。最も興味深い部分ですが、彼が書いたコードはまだ完全には明らかではありません:

process(Reset,clk_33)
begin   
    if Reset = '0' then
        H_count <= 0;
        V_count <= 0;
        DE <= '0';
        LCD_fin <= '0';
        
        R<=(others=>'0');
        G<=(others=>'0');
        B<=(others=>'0');
        
    elsif rising_edge(clk_33) then
        H_count <= H_count + 1;  -- Horizantal pixels count
        case V_count is -- Vertical row
            when 0 to 12 => V_sync <= '0'; LCD_fin <= '0'; -- Vertical pulse width
            when 13 to 22 => V_sync <= '1'; -- Vertical back porch
            when 23 to 502 =>  V_sync <= '1'; -- Vertical valid
            when 503 to 523 =>  V_sync <= '1'; LCD_fin <= '1';  -- Vertical front porch
            when 524 => V_count <= 0; 
        end case;
        case H_count is -- Horizontal column
            when 0 to 29 => H_sync <= '0';  -- Horizontal pulse width
            when 30 to 45 => H_sync <= '1'; -- Horizontal back porch
            when 46 to 845 => H_sync <= '1'; DE<='1'; -- Horizontal valid
            when 846 to 1054 => H_sync <= '1'; DE<='0';-- Horizontal front porch
            when 1055 => H_count <= 0; V_count <= V_count + 1;
        end case;

VHDL はかなりよく知っていますが、アイテムの適切な説明が見つからないようです。

HSYNC/VSYNC セットアップ/ホールド時間[ns]

水平/垂直パルス幅

また、なぜ 2 つの動作モード (DE/SYNC) があるのか​​分かりますか? そして、それぞれをいつ使用する必要がありますか?VGA などの他のタイプの画面用のモジュールは、はるかに単純です。
上司は、この作業に 1 か月間取り組んでいるため、この作業を強く求めています。ここの誰かがこれらの時間パラメータの適切な定義を持っているなら、私はもっと幸せになるでしょう:)

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2 に答える 2

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HSYNC または水平同期信号は、各ラインの開始を示す単一の短いパルスです。同様に、VSYNC または垂直同期信号は、各フレームの開始を示す単一の短いパルスです。

パルス幅は、各信号が論理ハイ状態にある時間です。あなたの例では、HSYNCは13nsから523nsまでロジックハイです。つまり、510ns は HSYNC のパルス幅です。

于 2015-08-20T11:54:17.227 に答える
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定義:

HSYNC/VSYNC セットアップ/ホールド時間[ns]

これは、33[mhz] DCLK が「1」から「0」に、またはその逆に上昇するのに必要な最小時間です。

水平/垂直パルス幅

たとえば、LCD_HSD の場合、「tollin」で述べたように LCD_HSD が高い DCLK のパルスの量です。DCLK としての LCD_HSD についても、LCD_VSD についても同様です。誰もが使用できる快適な汎用モジュールを作成する LCD ドライバー quartus プロジェクトを使用して

、レポジトリをgithubにアップロードしました:

https://github.com/Doron-Behar/VEEK-MT_LCD-driver

于 2015-08-25T20:19:36.130 に答える