system-verilog - System Verilog のビット削減単項演算子

Question

システム Verilog のバスまたは信号のビット削減に制限はありますか?

下のノードで少なくとも「1」を検出したいのですが、「OR」演算子を使用していますが、場合によっては正しく機能しません。これは、シミュレーションで見られる動作です。

             |000_0000_0000_0000_0000_0000_0000_0000_0000_0000_0010=1
             |000_0000_0000_0000_0000_0000_0000_0000_0000_0000_0001=1
             |100_0000_0000_0000_0000_0000_0000_0000_0000_0000_0000=0
             |110_0000_0000_0000_0000_0000_0000_0000_0000_0000_0000=0
             |111_0000_0000_0000_0000_0000_0000_0000_0000_0000_0000=1

OR 単項ビット削減演算子は 41 ビットに制限されていますか? 42 ビット以上のバス/ノードを縮小できないということですか?

前もって感謝します

これはコードです：

             node detect_ones  = 1; 
             node [`175-1:0] output_data;

             assign detect_ones   =  (|output_data[42:0])