verilog - Verilog は、内部状態を変更せずにモジュール出力に強制を適用します

Question

私のテストベンチでは、RTL で特定のモジュールの出力を強制することにより、システム条件をシミュレートしたいと考えています。

force DUT.driving_module.xx = 0;

しかし、強制コマンドでこれを行うと、モジュール内の出力を駆動するワイヤも強制され、システムの他の部分も影響を受けます。私が本当に必要としているのは、次のように、内部状態を変更せずにモジュールの出力を強制することです。

RTL コードをまったく変更できません。テストベンチからこれを達成する方法はありますか?

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ポート接続の両側にワイヤがあるポートがある場合、ワイヤは単一のワイヤに折りたたまれます。

これを行う方法は、モジュール内のlogic代わりに使用することです。SystemVerilog でwire使用すべき唯一の場所は、信号に複数のドライバーがある場合です。wire

Verilog では、モジュールの出力ポートをいつでもreg

どちらの場合も、変数である出力ポートは、上位レベルのモジュールで接続されているものへの暗黙的な連続代入を作成します。継続的な割り当ては一方向であり、力がモジュールに戻ることはありません。

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