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フリップフロップ構造コードとテスト ベンチ コード

どこで間違えたのかわからない。出力にいくつかのエラーが表示されます。

`timescale 1ns/1ps

module t_ff (
input clk,t,rst_n,
output reg q);

    always@(posedge clk ,negedge rst_n)
    begin
        if (!rst_n)
            q <= 1'b0;
        else if(t)
            q <= ~q;
        else
            q <= q;
    end

endmodule

@@@テストベンチ@@@@

`timescale 1ns/1ps

module tb_tff;
reg RST_n, CLK,T;
wire Q;

t_ff TFF (.clk(CLK) ,.rst_n(RST_n) ,.q( Q ),.t(T));

 initial begin
 RST_n = 1'b0;
 CLK =1'b0;
 T =1'b0;
  #5 RST_n = 1'b1;
  #13 RST_n = 1'b0;
 #7 RST_n = 1'b1;
  #45 $finish;
 end

 always #3 CLK = ~CLK;
 always #6 T = ~T;

always @(posedge CLK ,negedge RST_n)
  $strobe("time =%0t \t INPUT VALUES \t T =%b RST_n =%b \t OUTPUT VALUES 
Q=%d",$time,T,RST_n,Q);

endmodule

次のようなエラーを取得します。

エラー - [V2KS] Verilog IEEE 1364-2000 構文が使用されています

TFlipflop.v, 4 Verilog 2000 IEEE 1364-2000 構文を使用: ポートとタイプの宣言を組み合わせたもの。この構文をサポートするには、+v2k でコンパイルしてください。

エラー - [V2KS] Verilog IEEE 1364-2000 構文が使用されています

TFlipflop.v、4 Verilog 2000 IEEE 1364-2000 構文使用: Ansi スタイルのポート宣言。この構文をサポートするには、+v2k でコンパイルしてください。

エラー - [V2KS] Verilog IEEE 1364-2000 構文が使用されています

TFlipflop.v、6 Verilog 2000 IEEE 1364-2000 構文を使用: コンマ区切りのセンシティビティ リスト。この構文をサポートするには、+v2k でコンパイルしてください。

デザイン ファイル 'test_TFlipflop.v' を解析中

エラー - [V2KS] Verilog IEEE 1364-2000 構文が使用されています

test_TFlipflop.v、21 Verilog 2000 IEEE 1364-2000 構文を使用: コンマ区切りのセンシティビティ リスト。この構文をサポートするには、+v2k でコンパイルしてください。

4 エラー CPU 時間: .036 秒

4

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