こんにちは、Qsys を使用して PLL を作成しようとしています。PLL は、FPGA のシリアル インターフェイスで使用することを目的としています。Modsimを起動してシミュレートすると。PLL から出力が得られません。もう少し調査して、modsim に PLL だけをロードしようとしたところ、次のエラーが発生しました。
** エラー: (vsim-3039) C:/altera/13.0sp1/____PROJECT____/ TSSD /PLL/PLL1/synthesis/PLL1.vhd(49): 'PLL1_altpll_0' のインスタンス化に失敗しました。
リージョン: /pll1 デザインのロード中にエラーが発生しました
PLL1 エンティティに表示される 4 つのモジュールのうち、以下を参照してください。
Modsim は下の 2 つだけを除外します。「pll1_altpll_0」および「pll1_altpll_0_altpll_4242」モジュールが表示されます
Loading PLL1.PLL1_altpll_0_dffpipe_l2c Loading PLL1.PLL1_altpll_0_altpll_4242 ** エラー: (vsim-3033) C:/altera/13.0sp1/____PROJECT____/ TSSD /PLL/PLL1/synthesis/submodules/PLL1_altpll_0.v(192): サイクロンのインスタンス化に失敗しました。 . デザイン ユニットが見つかりませんでした。
modsim内で開いたとき。
誰かが同様の問題を抱えていたり、Modsim または Qsys を使用してどこが間違っているのか知っていますか?
どうもありがとうD