verilog - Verilog プログラムを VCS でコンパイルすると正しい出力が得られますが、IVL でコンパイルすると異なる出力が得られます

Question

私は本当に混乱しています。

Verilog プログラミングを行い、VCS でコンパイルして実行しました。予想されるクロック サイクルで正しい値を示しています。

実行するとivl32で、わずかに異なる値が返されます。

私は完全に混乱しています。

問題が何であるかを教えてもらえますか？