functional-programming - VHDL 関数呼び出し: 外部参照が未解決のままです

Question

アーキテクチャ内で次のように機能します。

architecture rtl of entity1 is

...
function func(data_in:data_5bit) return d_5bit  is
    begin
    ...
    ...
 return ...;
 end;
 ...
end rtl;

この関数が期待どおりに動作することを確認したいと思います。だから私は私のSVAファイルに同様の（正確ではない）関数を書きました。

module verif(...);

...
...
function verif_func(input data_in);
....
return data_out;
endfunction

property property1;
seq1 ##1 seq2
|->
entity1.func(sig1) == verif_func(sig1);
endproperty
endmodule
bind entity1 verif verif_inst(.*);

しかし、エラーが発生します:「外部参照関数は未解決のままです」

アサーション ファイルに外部参照を追加するにはどうすればよいですか?