zynq 7020 と Vivado 2016.1 を試しています。このチュートリアルhttp://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.htmlを試すと、これまでのところ機能しています。(AXI DMA と AXI4-Stream Data FIFO を使用した簡単な例)
2 つの fifo を使用してこの例を拡張すると、同じように機能します。そのため、sdk で「XPAR_AXIDMA_0_DEVICE_ID」と「XPAR_AXIDMA_1_DEVICE_ID」を使用すると機能します。
これを使用することは単なる学術的な例であり、ある種の価値はありません。2 つの FIFO を使用する意味は、浮動小数点 IP などの出力を結合することです。
私の質問は、sdk で正しい順序で使用するために十分な速度と同期の両方を埋める方法です。
簡単な例として、両方の FIFO に数値 [1 2 3 4 5...] を入力し、浮動小数点 IP 読み取り結果 [2 4 6 8...] を追加します。