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プライマリ CPU のCortex A9 CPUの他のコアをリセットしたいのですが、リセット方法の説明が見つかりません。

ザイリンクス デバイス Zynqを使用しています。ボードはZedBoardです。
マルチコア リアルタイム OS を実行したいのですが、ソフトウェア リセットができません。

ARMプロセッサとFPGAを搭載したzedboard（ザイリンクスZynq-7020）で乱数を生成する最速の方法は何でしょうか。私の理解では、どちらもこれを実行できます。

ありがとう、

Zynq-7000 の ARM コアに Linux を使用したいと考えています。しかし、質問があります: printk だけでなく、IDE からカーネルをシングルステップでデバッグできますか? ハード ARM コアは、カーネルへのシングル ステップを許可し、すべてのレジスタ、フラグ、PC を公開しますか?

Zynq SoCの周辺機器用に同様のドライバーを開発するために、devfreq電源管理で使用されるexynos4_bus.cドライバーを調べています。私が心配している方法はこれです：

raw_writelExynosクロックレジスタに、実行すべき周波数を書き込んでいるように見えます。このレジスタはで定義されていarch/arm/mach-exynos/include/mach/regs-clock.hます。現在arch\arm\mach-zynq\include\mach\zynq_soc.h、Zynqのセットアップに相当するものを探していますが、定義されているクロックがかなりあるため、どちらを設定すべきかわかりません。誰か助けてもらえますか？

私は Zedboard を初めて使用し、現在通常の FPGA ボードで作業している複雑なハードウェア アクセラレータの転送に取り組んでいます。とにかく、走る前に歩きたいので、Zedboard スピードウェイのチュートリアルを完了し、現在は小さなプロジェクトをいじっています。私の最初のものは単純な加算器アクセラレータです:

-pl(プログラマブル ロジック)、reg a および b に 2 つの数値を送信します。

-plは数字を追加します

- 計算が終了したことを示す PS(CPU) 信号への割り込み。

- ISR では、PS が reg c から結果を読み取ります。

このデザインでは、AXI インターコネクトで 3 つのレジスタ (a、b、c) を使用しています。CIP を使用して IP テンプレートを作成しました。

基本的には、制御信号を送信して PL への追加を有効にするのが最善の方法です。では、reg a と b に 2 つの数値をロードし、それらを加算したいことを PL 加算器にどのように通知すればよいでしょうか?

- 1 ビット信号の GPIO 相互接続を作成し、4 番目の 1 ビット制御レジスタを IP に追加する必要がありますか? または、BUS2IPdata 信号を使用してこれを行うためのより「スタイリッシュな」方法はありますか?

- または、カスタムの PS から PL への制御イネーブル信号を作成する別の方法はありますか?

どうもありがとうサム

現在の考え:

- BUS2IPWrCE に基づいて user_logic HDL にスイッチを作成します。これが reg BI に書き込むためにアサートされると、加算器にイネーブル信号を送ることができますか? または、データがすぐに完全に書き込まれず、同時実行の問題が発生する可能性はありますか?

ザイリンクスの zynq ボードがあります。ファイル boot.bin をダウンロードし、必要なケーブルを接続します。しかし、ファイル boot.bin を SD カードにコピーする方法がわかりません。ISE ソフトウェアを使用する必要がありますか?