再構成可能なCPUの再構成コントローラーに取り組んでいます。私が実装しようとした機能の 1 つは、CRC エラーを適切に処理することと、再構成中にアボートできるようにすることです。Virtex7 ボードを使用していますが、ug702.pdf (98 ページ) で説明されているように、CRCエラーの後にビットストリームをリロードしても問題ありません。
一見すると、ドキュメントに記載されているように動作しているように見えます。つまり、CRC エラーが発生した場合、再構成コントローラーが CPU に通知し、CPU がコントローラーに新しいビットストリームを提供します。また、CPU はコントローラーに中止コマンドを送信でき、コントローラーはドキュメントに記載されているようにそれを中止します。
ただし、散発的にしか機能しないようで、システム全体がフリーズすることもあれば、無意味な例外が発生することもあり、無条件のジャンプが行われないこともあるようです。
部分的なビットストリームが送信されるコンテナーはパイプラインとバスに相互接続されているため、どこかで失敗したのか、それともこれが予期されていたのかはわかりません。ザイリンクスの PDF を読んだことを覚えていますが、ビットストリームの最後で desynch コマンドが検出されるまで、ビットストリームは最終的にコンフィギュレーションされません。これは、完全なパーシャル ビットストリームがエラーなしでファブリックに読み込まれるまで、ファブリックは影響を受けないということですか? したがって、デザインの残りの部分には影響しません。または、部分的にロードされた部分ビットストリームが実際に fpga に構成されており、その出力であらゆる種類の奇妙な信号をトリガーできますか?