問題タブ [virtex]

2 つの異なる信号のエッジに反応するフリップフロップが必要です。このようなもの：

そのようなフリップフロップは存在しますか、それとも私が使用できる他のテクニックはありますか? これを Xilinx Virtex-5 FPGA で合成できるようにする必要があります。ありがとう

ザイリンクス fpga の microblaze マイクロプロセッサをベースにしたマイクロ コントローラを設計しています。ハードウェアのセットアップのほとんどが完了しました。この時点で更新しているのは、microblaze で実行する C コードだけです。XPS でプロジェクト全体を再構築する必要がなく、C コード部分だけを再構築する方法はありますか。プロジェクト全体を再構築するには約 20 分かかります。必要がなければいいのですが。ありがとう。

ザイリンクス ブロックを使用して画像にエッジ フィルターを適用しようとしていますが、

5x5 バッファーを使用してから、5x5filter をそれに接続しました。

しかし、それは私に言い続けます：

不正な期間、このブロックは、システム レートの非整数倍の期間を設定しようとしています 「ブロック構成」中にエラーが発生しました。

私は理解していませんでした。

ISE 13.4 を使用する Virtex-5 のブロック RAM に格納したいベクターの配列があります。1 つの BRAM に収まるはずの 32Kb ですが、すべてロジックに格納されています。私のシステムは AMBA APB バスを使用しているので、select ラインと enable ラインをチェックします。このコードが BRAM を推論しない理由を理解してください。注: これはダミーの例であり、理解しやすく、他のコードで役立つはずです。

ram_style配列を次のように宣言しますblockが、XST レポートには次のように記載されています。WARNING:Xst:3211 - Cannot use block RAM resources for signal <Mram_memory>. Please check that the RAM contents is read synchronously.

問題は read_enable 状態にあるようですが、Virtex 5 ユーザー ガイドでは BRAM ハード ブロックにenableとがあるように見えます。write_enable私は常に出力を駆動することができましたが、私はしたくありません。それは電力を浪費します。他のアイデアはありますか？

virtex 5 ボードで作業していますが、I/O 制約の書き方がわかりません。誰かが制約の記述に関する基本的な優れたチュートリアルを提案できますか? ザイリンクスの制約ガイドを試してみましたが、長すぎて初心者にはわかりにくいものです。もっとシンプルでポイントが欲しい。前もって感謝します

電力を測定するために使用できる、簡単に記述できるアイデアを探しています。電力測定が機能していることを確認するために必要なだけです。Virtex-6 で Xilinx ISE 14.1 を使用しています。簡単な回路を書いて合成したいと思います。

今まで1Kビットカウンターを試してみましたが、あまり目立ちませんでした。私は 9K ビット カウンターを試しましたが、ISE はそれを合成するのに問題がありました (終了する前に 1 時間実行させました)。現在、大容量の BRAM をインプリメントし、永続的に有効にしようとしています。

大きなベクトルが最適化されるのを制限する方法が必要なので、すべてのビットを一緒に xor し、単一のビット出力を LED に送りたいと思います。非常に大きなベクトルに対してこれを行う簡単な方法はありますか?

Xilinx SpartanとXilinx Virtex5の2つのFPGAを搭載したSasebo GIIボードを使用しています（ボードには、fpgasの構成用にいくつかの個別のJTAGインターフェイスがあります）。

Linux で ISE 14.4 を使用していますが、Virtex 5 FPGA のコンフィギュレーションに問題があります。(Spartan では問題ありません)。

「Impact」を使用して構成ファイルを FPGA に送信しています。最初に、Impact はボードをスキャンし、問題なく Spartan FPGA を見つけて構成できますが、ケーブルを他のインターフェイスに接続し、Impact でスキャンを押すと、次のように表示されます。

「不明なデバイスが多数検出されています。[はい] を押して続行するか、[いいえ] を押して停止してください。」

NO オプションを押すと、明らかに何も起こりません :-) YES をクリックすると失敗します。手動で Virtex5 FPGA を追加できますが、構成ファイルのアップロードに失敗します (また、アップロードしようとしても失敗します)。デバイス ID を検出します)。

ボード上のすべての JTAG インターフェイスを既に試しましたが、何もありませんでした。

SPARTAN FPGAと同じボードで同じ操作ができるので、行き詰まっています。何か案は ？

ブレイクアウト ゲームの FPGA 実装のプロジェクトに取り組んでいます。このゲームでは、ボールとパドルを使ってレンガを壊さなければなりません。一部のレンガは、ボールとの複数回の接触で壊れる場合があります。このために、整数配列を使用して、特定のレンガを壊すのに必要なヒット数を表しています。たとえば、(2,0,1,2) は、2 回のヒットで壊れる必要があるレンガ、その後に壊れたレンガ、1 回のヒットで壊れる必要があるレンガなどを表します。

また、コーディングはすべて VHDL で行いましたが、結果を VGA 画面に出力するために Verilog を使用しています。

VHDL では、パッケージ内の整数配列の型を次のように宣言しました。

次に、ボール モーション制御ファイルに work.mytypes_pkg.all をインポートし、次のようにします。

ゲーム内のすべてのレンガの現在の状態が含まれています。この配列は、すべての VGA ディスプレイの生成が行われる Verilog ファイルに渡される必要があります。そこで、やってみました

しかし、それは私にエラーを与えます

「エンティティのポート「brickout」と「mainc」のコンポーネントの異なるタイプ」

このエラーを修正し、やりたいことを実行するにはどうすればよいですか? bricki も int_array 型であることを Verilog に伝える方法はありますか? また、Verilog にも work.mytypes_pkg.all をインポートする必要がありますか?