高速 ADC からデータとクロックを受信する Virtex 6 でソース同期レシーバを実現する必要があります。SERDES モジュールの場合、2 つのクロックが必要です。これは基本的に入力クロックであり、BUFIO と BUFR (推奨) によってバッファリングされます。私の写真が状況を明らかにしてくれることを願っています。
問題は、隣接していない別のクロック領域にあるために BUFIO からアクセスできない IOB があることです。友人は、MMCM を使用し、すべての IOB に到達できる BUFG に出力を接続することを勧めました。これは良い考えですか？以前に MMCM を使用せずに、LVDS クロック バッファーを BUFG に直接接続できませんか。
FPGA アーキテクチャとクロッキング領域に関する私の知識はまだ非常に限られているため、誰かが良いアイデアや賢明な言葉を持っているか、過去に同様の問題の解決策を考え出したことがある人がいれば幸いです.