VHDL言語でROMを作成しようとしています。http: //www.edaboard.com/thread38052.htmlで見つけたこのテンプレートを使用しています。
library ieee;
use ieee.std_logic_1164.all;
entity ROM is
port ( address : in std_logic_vector(3 downto 0);
data : out std_logic_vector(7 downto 0) );
end entity ROM;
architecture behavioral of ROM is
type mem is array ( 0 to 2**4 - 1) of std_logic_vector(7 downto 0);
constant my_Rom : mem := (
0 => "00000000",
1 => "00000001",
2 => "00000010",
3 => "00000011",
4 => "00000100",
5 => "11110000",
6 => "11110000",
7 => "11110000",
8 => "11110000",
9 => "11110000",
10 => "11110000",
11 => "11110000",
12 => "11110000",
13 => "11110000",
14 => "11110000",
15 => "11110000");
begin
process (address)
begin
case address is
when "0000" => data <= my_rom(0);
when "0001" => data <= my_rom(1);
when "0010" => data <= my_rom(2);
when "0011" => data <= my_rom(3);
when "0100" => data <= my_rom(4);
when "0101" => data <= my_rom(5);
when "0110" => data <= my_rom(6);
when "0111" => data <= my_rom(7);
when "1000" => data <= my_rom(8);
when "1001" => data <= my_rom(9);
when "1010" => data <= my_rom(10);
when "1011" => data <= my_rom(11);
when "1100" => data <= my_rom(12);
when "1101" => data <= my_rom(13);
when "1110" => data <= my_rom(14);
when "1111" => data <= my_rom(15);
when others => data <= "00000000";
end case;
end process;
end architecture behavioral;
問題は、ROM2000の値を入力したいということです。だから私はPythonを使って次を作る方法を考えていました:
次の形式のこのデータが.txtファイルにあると想像してください。
0 45
1 56
2 78
3 98
したがって、プログラムはデータを使用してこれを行います。
0 => "00101101"
1 => "00111000"
2 => "01001110"
3 => "01100010"
これらの値"00101101"、 "00111000"、 "01001110"、 "01100010"は、45,56,78y89のバイナリ表現のそれぞれの値です。
細かい部分がありますが、表現のビット数を指定する必要があります。そうでない場合は、次のようになります。
0 => "101101"
1 => "111000"
2 => "1001110"
3 => "1100010"
このプログラムを実行するためのすべての可能なコードに感謝します